Verilog 教程

Verilog 是一种硬件描述语言 (HDL)。它是一种用于描述数字系统的语言，例如网络交换机、微处理器、存储器或触发器。 我们可以使用任何级别的 HDL 来描述任何数字硬件。 以 HDL 描述的设计与技术无关，非常易于设计和调试，并且通常比原理图更有用，尤其是在大型电路中。

什么是 Verilog？

Verilog 是一种硬件描述语言 (HDL)，用于描述数字系统，例如网络交换机、微处理器、存储器或触发器。

开发 Verilog 是为了简化该过程，并使 HDL 更加健壮和灵活。 如今，Verilog 是半导体行业中使用和实践的最流行的 HDL。

开发 HDL 是为了通过允许工程师描述所需硬件的功能，并让自动化工具将该行为转换为实际的 硬件 元素（如组合门和时序逻辑）来增强设计过程。

Verilog 类似于任何其他硬件描述语言。 它允许设计人员采用自下而上或自上而下的方法来设计设计。

• 自下而上设计： 电子设计的传统方法是自下而上。 每个设计都是使用标准门在门级执行的。 这种设计提供了一种设计新的结构化、分层设计方法的方法。
• 自上而下设计： 它允许早期测试、轻松更改不同技术以及结构化系统设计，并提供许多其他好处。

Verilog 抽象级别

Verilog 支持多个抽象级别的设计，例如

• 行为级
• 寄存器传输级
• 门级

行为级

行为级别通过并发算法行为描述系统。 每个算法都是顺序的，这意味着它由一组逐个执行的指令组成。 函数、任务和块是主要元素。 不考虑设计的结构实现。

寄存器传输级

使用寄存器传输级别的设计使用操作和寄存器之间的数据传输来指定电路的特性。

RTL 代码的现代定义是“任何可综合的代码都称为 RTL 代码”。

门级

系统的特性由逻辑链接及其在逻辑级别内的定时属性来描述。 所有信号都是离散信号。 它们只能具有明确的逻辑值 (`0'、`1'、`X'、`Z`)。

可用的操作是预定义的逻辑原语（基本门）。 门级建模可能不是逻辑设计的好主意。 门级代码是使用综合工具等工具生成的，并且他的网表用于门级仿真和后端。

Verilog 的历史

• Verilog HDL 的历史可以追溯到 20 世纪 80 年代，当时一家名为 Gateway Design Automation 的公司开发了一种逻辑模拟器 Verilog-XL 和一种硬件描述语言。
• Cadence Design Systems 于 1989 年收购了 Gateway，并随之获得了该语言和模拟器的权利。 1990 年，Cadence 将该语言放入公共领域，目的是使其成为一种标准的、非专有的语言。
• Verilog HDL 现在由一个非营利性组织 Accellera 维护，该组织由 Open Verilog International (OVI) 和 VHDL International 合并而成。 OVI 的任务是使该语言通过 IEEE 标准化程序。
• 1995 年 12 月，Verilog HDL 成为 IEEE Std. 1364-1995。 一个经过重大修订的版本于 2001 年发布：IEEE Std. 1364-2001。 2005 年进行了进一步的修订，但仅添加了一些小的更改。
• Accellera 还开发了一个新标准 SystemVerilog，它扩展了 Verilog。
• SystemVerilog 于 2005 年成为 IEEE 标准 (1800-2005)。

Verilog 有什么用？

Verilog 创建了一个抽象级别，有助于隐藏其实现和技术的细节。

例如，D 触发器的设计将需要了解如何排列晶体管才能实现正边沿触发的 FF，以及将值锁定到触发器上所需的上升、下降和 CLK-Q 时间以及许多其他面向技术的细节。

功耗、时序以及驱动网络和其他触发器的能力也需要对晶体管的物理特性有更透彻的了解。

Verilog 帮助我们专注于行为，并将剩余的事情留到以后解决。

前提条件

在学习 Verilog 之前，您应该具备 VLSI 设计语言的基本知识。

• 您应该了解逻辑图的工作原理、布尔代数、逻辑门、组合和时序电路、运算符等。
• 您应该了解静态时序分析概念，例如建立时间、保持时间、关键路径、时钟频率限制等。
• ASIC 和 FPGA 基础知识以及综合和仿真概念。

目标受众

我们的 Verilog 教程旨在帮助初学者、设计工程师和验证工程师，他们愿意学习如何在 Verilog HDL 中对数字系统进行建模，以便进行自动综合。 在本教程结束时，您将获得 Verilog 的中级专业知识。

问题

我们向您保证，您不会在 Verilog 教程中发现任何问题。 但是，如果出现任何错误，请在联系表格中提出问题。