4 位计数器

2025年3月17日 | 阅读 3 分钟

4位计数器从4'b0000开始递增到4'h1111，然后返回到4'b0000。只要提供一个运行中的时钟，并且复位保持高电平，它将持续计数。

当最终加法的最高有效位被丢弃时，就会发生回滚。当计数器达到最大值4'h1111并获得另一个计数请求时，计数器尝试达到5'b10000，但由于它只能支持4位，MSB将被丢弃，结果为0。

	0000
	0001
	0010
	...
	1110
	1111
	       rolls over
	0000
	0001
	...

该设计包含两个输入，一个用于时钟，第二个用于低电平有效的复位。低电平有效的复位是指当复位引脚的值为0时，设计被复位。有一个4位输出称为out，它本质上提供计数器值。

电子计数器示例

module counter (input clk,      // Declare input port for the clock to allow counter to count up
                  input rstn,              // Declare input port for the reset to allow the counter to be reset to 0 when required
                  output reg[3:0] out);    // Declare 4-bit output port to get the counter values

 // This always block will be triggered at the rising edge of clk (0->1)
  // Once inside this block, it checks if the reset is 0, then change out to zero 
  // If reset is 1, then the design should be allowed to count up, so increment the counter 

  always @ (posedge clk) begin
    if (! rstn)
      out <= 0;
    else
      out <= out + 1;
  end
endmodule

module 计数器将时钟和低电平有效的复位（n）作为输入，并将计数器值作为4位输出。

只要时钟从0变为1，就会执行always块，这表示正沿或上升沿。

仅当复位保持高电平或1时，输出才递增，这通过if-else块实现。如果复位在时钟的正沿为低电平，则输出将复位为默认值4'b0000。

测试平台

我们可以将该设计实例化到我们的测试平台模块中，以验证计数器是否按预期计数。

测试平台模块被命名为tb_counter，并且不需要端口，因为这是仿真中的顶级模块。但是，我们需要有内部变量来生成、存储和驱动时钟和复位。

为此，我们声明了两个reg类型的变量用于时钟和复位。我们还需要一个wire类型的网络来与设计的输出建立连接；否则，它将默认为1位标量网络。

时钟通过always块生成，这将提供10个时间单位的周期。initial块用于设置我们的内部变量的初始值并驱动设计的复位值。

该设计在测试平台中实例化，并连接到我们的内部变量，以便在从测试平台驱动它们时获得值。

我们的测试平台中没有任何$display语句，因此我们不会在控制台中看到任何消息。

module tb_counter;
  reg clk;                     // Declare an internal TB variable called clk to drive clock to the design
  reg rstn;                    // Declare an internal TB variable called rstn to drive active low reset to design
  wire [3:0] out;              // Declare a wire to connect to design output

  // Instantiate counter design and connect with Testbench variables
  counter   c0 ( .clk (clk),
                 .rstn (rstn),
                 .out (out));

  // Generate a clock that should be driven to design
  // This clock will flip its value every 5ns -> time period = 10ns -> freq = 100 MHz
 
 always #5 clk = ~clk;

  // This initial block forms the stimulus of the testbench
  initial begin
    // Initialize testbench variables to 0 at start of simulation
    clk <= 0;
    rstn <= 0;

    // Drive rest of the stimulus, reset is asserted in between
    #20   rstn <= 1;
    #80   rstn <= 0;
    #50   rstn <= 1;

    // Finish the stimulus after 200ns
    #20 $finish;
  end
endmodule

请注意，当低电平有效的复位变为0时，计数器复位为0，当复位在约150ns处取消断言时，计数器从时钟正沿的下一个出现开始计数。

硬件原理图

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