Verilog 时间格式2024 年 8 月 29 日 | 阅读 3 分钟 Verilog timescale 指令指定仿真的时间单位和精度。 Verilog $timeformat 系统函数指定 %t 格式说明符在显示语句 (例如 $display 和 $strobe) 中的报告样式。 语法
示例 1:1ns/1ps以下示例说明了 $timeformat 如何影响时间单位显示的格式。 现在执行上面的代码,它将给出以下输出,例如 xcelium> run [T=10512] a=0 [T=10.51 ns] a=0 [T=10.51200ns] a=0 [T=10512.000 ns] a=0 [T=10512.00 ps] a=0 xmsim: *W,RNQUIE: Simulation is complete. 示例 2:1ns/100ps我们考虑上面来自相同示例,但具有不同的 timescale。 上面的代码产生以下输出 xcelium> run [T=105] a=0 [T=10.50 ns] a=0 [T=10.50000ns] a=0 [T=10500.000 ns] a=0 [T=10500.00 ps] a=0 xmsim: *W,RNQUIE: Simulation is complete. 示例 3:100ns/1ns注意:#1 表示 100ns,因此 #10 产生 1000ns。输出如下所示 xcelium> run [T=1051] a=0 [T=1051.00 ns] a=0 [T=1051.00000ns] a=0 [T=1051000.000 ns] a=0 [T=1051000.00 ps] a=0 xmsim: *W,RNQUIE: Simulation is complete. 下一个主题Verilog 调度语义 |
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