D 触发器

17 Mar 2025 | 阅读 2 分钟

D 触发器是一个时序元件，它在时钟给定的边沿跟随输入引脚 d。D 触发器是数字逻辑电路中的一个基本组件。

有两种类型的 D 触发器被实现：上升沿 D 触发器和下降沿 D 触发器。

D 触发器是一种边沿触发的存储设备，当其时钟输入上发生有效边沿转换时，它将其 D 输入上的信号值传输到其 Q 输出。然后，输出值被保持，直到下一个有效时钟周期。

触发器使用边沿触发的 always 语句进行推断。通过在事件列表中包含 posedge 或 negedge 子句，always 语句被边沿触发。以下是一些顺序 always 语句的示例，例如

always @(posedge Clock)
always @(negedge Clock)
always @(posedge Clock or posedge Reset)
always @(posedge Clock or negedge Reset)
always @(negedge Clock or posedge Reset)
always @(negedge Clock or negedge Reset)

如果正在建模异步复位的触发器，则需要在 always 语句的事件列表中添加第二个 posedge 或 negedge 子句。此外，大多数综合工具要求复位必须直接在 always 语句之后或在 begin 之后（如果在顺序 begin-end 块中）的 if 语句中使用。

示例

//Active low asynchronous reset
       always @(posedge Clock or negedge Reset)
       begin
            if (!Reset)
            …….
            ……..
end

设计 1：具有异步低电平有效复位

module dff (input d,
              input rstn,
              input clk,
              output reg q);

	always @ (posedge clk or negedge rstn)
       if (!rstn)
          q <= 0;
       else
          q <= d;
endmodule

硬件原理图

测试平台

module tb_dff;
	reg clk;
	reg d;
	reg rstn;
	reg [2:0] delay;

    dff  dff0 ( .d(d),
                .rsnt (rstn),
                .clk (clk),
                .q (q));

    // Generate clock
    always #10 clk = ~clk;

    // Testcase
    initial begin
    	clk <= 0;
    	d <= 0;
    	rstn <= 0;

    	#15 d <= 1;
    	#10 rstn <= 1;
    	for (int i = 0; i < 5; i=i+1) begin
    		delay = $random;
    		#(delay) d <= i;
    	end
    end
endmodule

设计 2：具有同步低电平有效复位

module dff (input d,
              input rstn,
              input clk,
              output reg q);

	always @ (posedge clk)
       if (!rstn)
          q <= 0;
       else
          q <= d;
endmodule

硬件原理图

测试平台

module tb_dff;
	reg clk;
	reg d;
	reg rstn;
	reg [2:0] delay;

    dff  dff0 ( .d(d),
                .rsnt (rstn),
                .clk (clk),
                .q (q));

    // Generate clock
    always #10 clk = ~clk;

    // Testcase
    initial begin
    	clk <= 0;
    	d <= 0;
    	rstn <= 0;

    	#15 d <= 1;
    	#10 rstn <= 1;
    	for (int i = 0; i < 5; i=i+1) begin
    		delay = $random;
    		#(delay) d <= i;
    	end
    end
endmodule

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